我要投搞

标签云

收藏小站

爱尚经典语录、名言、句子、散文、日志、唯美图片

当前位置:小鱼儿玄机二站之姐妹 > 起始信号 >

中南民族大学硕士学位论文39 初值为基础开始精准走时 并定时与GP

归档日期:07-21       文本归类:起始信号      文章编辑:爱尚语录

  中南民族大学硕士学位论文39 初值为基础开始精准走时 并定时与GPS的1PPS信号进行校对。 串口接收模块为在不同型号的GPS用户接收机中设立统一的RTCM 海事无线电技术委员会 标准 美国国家海洋电子协会制定了NMEA协议 其中NMEA 1083协议是世界广泛采用的一种格式。该格式的语句起始标志是

  中南民族大学硕士学位论文39 初值为基础开始精准走时 并定时与GPS的1PPS信号进行校对。 串口接收模块为在不同型号的GPS用户接收机中设立统一的RTCM 海事无线电技术委员会 标准 美国国家海洋电子协会制定了NMEA协议 其中NMEA 1083协议是世界广泛采用的一种格式。该格式的语句起始标志是“ CRLF ”为终止符 表示回车和换行。GPRMC代表GPS推荐的最短定位信息 语句形式见表4 GPRMC数据格式GPRMC 1011 CR LF 编号 信息 说明 UTC时间hhmmss 时分秒 格式 纬度ddmm mmmm 格式前面的0也将被传输 经度dddmm mmmm 格式前面的0也将被传输 地面速率000 地面航向000 以正北为参考基准前面的0也将被传输 UTC日期ddmmyy 日月年 格式 10 磁偏角 000 前面的0也将被传输11 磁偏角方向 设置Jupiter12型GPS接收机的SDO1管脚输出GPRMC格式的数据 波特率为9600 无校验位 发送数据格式如图4 16。在FPGA中设计串口接收模块来提取GPRMC格式数据 高准确度的接收数据是授时功能设计的基础保证。 起始位停止位D0D1D2D3D4D5D6D7数据位LSBMSB 16GPS串口发送数据格式的原理图 在系统的实际设计中 由于不需要向GPS发送数据 因此程序主要分为波特率发生器部分与数据接收两部分。波特率发生器目的是为了在接收数据时可以精确地采样 使用16倍于波特率的时钟频率 接收的每一个数据宽度都是波特率发生器输出的时钟周期的16倍。若按照9600 bit 进行接收波特率发生器的输出时钟频率应该为9600 16Hz。系统中采用的是100MHz晶振 实现波特率发生器的部分程序如下 基于GPS的高稳信号源的设计与实现 40 always posedge clk 100M时钟 h28bbegin cnt h00clk16x clk16x 28b 651100M 1302 16 9600 end else begin clk16x clk16x 生成16倍于波特率9600的clock cnt cnt b1end 接收部分的作用是把接收到的串行数据转换成并行数据进行输出。串行数据帧和接收时钟是异步的 从捕捉到的数据串由逻辑1 变为逻辑0时可以视为一个数据帧的开始 逻辑0 要8个clk16 时钟周期 才是正常的起始位 随后在每隔16个clk16时钟周期采样接收数据 通过依次移位在寄存器中完成串并转换 最后再将并行数据输出 39 控制处理模块控制处理模块的设计如图4 17 主要包括数据的存储、提取与判断。当接收的数据判断为起始符 说明GPS接下来将发出了一串最新GPRMC格式的数据此时打开RAM的写使能端 开始对每个接收到的数据进行存储。当收到终止符LF后 写使能关闭读使能打开 从RAM中读出刚刚接收到的信息 并重点判断第13位地址读出的数据是A或者V A代表成功搜索到4颗以上的卫星并且正常定位 V代表未能正常搜索卫星。配合晶振调节模块中的数字鉴相器可以判断此时的GPS接收机是否准确输出了的UTC时间和1PPS信号 若判定GPS接收机输出正常 则立刻将刚从RAM中提取的最新时间数据发送至计时模块。 中南民族大学硕士学位论文 41 是否收到起始符 串口接收模块RAM写使能关闭地址置0读使能打开否是否从第13位地址中读到A是是是发出失常信号否RAM写使能打开串口数据依次存放提取数据发出锁星信号是否收到终止符 CR LF 17控制处理模块工作流程图 控制处理模块在Quartus II中的设计如图4 18所示 图中serial是上节提到的串口接收模块 gen、r2两个模块实现了数据的提取、判断与存储 能够将正确的时间数据传递至计时模块。 18控制处理模块原理图 基于GPS的高稳信号源的设计与实现 42 计时模块计时模块主要包括初值的提取处理、时间正常运行与时间校对功能 保证输出可靠的高精度时间信息。 当本模块第一次接收到控制处理模块发送的有效时间数据后 直到系统复位前不再接收数据 以此时间数据为初值 在下一秒的1PPS上升沿到来时刻开始计时 按照时间单位的特点保证准确的进位。被调节的恒温晶振在时钟管理模块中10倍频后 作为本模块的计数时钟 最小时间单位为10ns。 为保证时间的精确度 每隔30秒计时模块会同准确的1PPS信号进行校对 时间校对的工作流程如图4 19所示。如果发现本系统的时间与1PPS不同步 那么系统时间将会短暂停滞或快速跳进 达到与1PPS同步 保证时间信息输出的连续性与准确性 若GPS接收机非正常输出1PPS信号 则不进行校对 直到1PPS正常后再恢复校对功能。 正常走时是快速跳进同步1PPS否测量与正常1PPS的误差系统时间超前时间凝固同步1PPS是否完全同步 19时间校对流程图 20是系统采用的JTAG配置电路图其中TCK是测试时钟输入 TDI是测试数据输入 数据通过TDI输入JTAG口 TDO是测试数据输出 数据通过TDO从JTAG口输出 TMS是测试模式选择 TMS用来设置JTAG处于某种特定的测试模式。通过Blaster下载器将 SOF文件下载烧至FPGA 不过一旦电源关闭 由于Cyclone器件使用SRAM的配置方式 致使FPGA里的资料就丢失 因此该配置口主要用于调试。 中南民族大学硕士学位论文 43 PORTDGNDDGND1KR26DGNDR3110kR3210kR2710kFPGATCKFPGA TDOFPGA TMSFPGA TDI 20JTAG配置电路图 基于Cyclone器件使用SRAM这种配置方式 在每次上电之后必须重新进行一次配置 在本设计中 采用了Altera公司提供的Cyclone专用配置器件EPCS4进行配置 EPCS4基本上适用于所有Cyclone型号 它具有4Mbits的Flash存储器 8脚SOIC封装 26 设计电路如图4 21所示。EPCS4中DATA为串行数据读出口 在DCLK下降沿输出配置芯片内的数据 ASDI是串行数据输入口 在DCLK的上升沿时刻数据被存入配置芯片内 nCS为片选端 低电平有效 高电平时DATA管脚为高阻状态 在一切操作之前 该管脚需要有一个下降沿作为启动 DCLK提供串行接口的时钟信号 由FPGA芯片产生。 DATA0FPGADCLKFPGA DATA1FPGA FLASH nCEFPGA 3VDDGNDDGNDC5710410uFC56FPGATMSFPGA TDIFPGA TCKFPGA TDOFPGA DCLK10KR2310KR1910KR2010KR21R1810K10KR22FPGA 3VDDGNDDGNDnSTATUS9DCLK12nCONFIG14TDI15TCK16TMS18TDO20nCE21CONFDONE92MSEL094MSEL196MSEL297U9JEP3C25E144C8 21EPCS4设计电路图 模拟电源本系统总共设计4路外接电源 12VA 5VA、5VD、 3VD。对12VA 5VA这两路模拟外接电源进行处理包括二极管过压保护、保险丝过流保护、LC电源滤波等 3VA由5VA通过芯片AMS1117 3稳压获得详细的电路图设计见图4 22。 基于GPS的高稳信号源的设计与实现 44 F11206SFF100F 63 5VAL23uAGNDG 5VAF31206SFF100F 63 12VAC97104L33uAGNDC95104G 12VAC96102C98102D51SMA5 0AT3AGNDD71SMA12AT3AGNDC85100uFC105100uF10uFC8710uFC94C86104C92102C88104C93102C11710410uFC116C115104IN3GND1OUT2U13AMS1117 3AGNDG5VAG 22模拟电源电路设计图 A数模转换芯片TLV5616需要有精确的基准电压保证调控恒温晶振的精确度 恒温晶振MV180的电压调整范围是0 5V 根据公式 12知道TLV5616的参考电压应为2 5V 因此采用芯片LM385BD 5产生基准电压见图4 23。 5R1251KC21104AGNDAGND 数字电源FPGA选用 Altera公司的EP3C25E144C8 它需要3 3V、2 5V、1 2V三种数字电源 Jupiter12 GPS接收机需要5V数字电源供电 DDS芯片AD9959需要1 8V数字电源。对 5VD 3VD这两路数字外接电源进行处理并通过稳压器AMS1117 8获得所需电源具体电路图如图4 24所示。 中南民族大学硕士学位论文 45 F41206SFF100F 63 3VDF21206SFF100F63 5VDDGNDC90104G 5VDC91102C101102G 3VDD61SMA50AT3DGNDD81SMA5 0AT3DGNDC89100uFC99100uFR330C104104C102104IN3GND1OUT2U11AMS1117 5G5VDFPGA 24数字电源电路设计图 5本章小结本章详细讨论了DDS模块中的硬件电路设计与控制软件的实现方案 并对控制程序做了时序仿真测试 详细阐述了授时模块中串口数据接收、数据控制处理、时间数据产生与校对的设计方法 对FPGA的配置电路与系统的电源设计也进行了说明。 基于GPS的高稳信号源的设计与实现 46 第五章 系统的测试与分析 根据本文以上章节的讲述 系统各个模块的硬件与软件设计已经完成 依照设计方案实现了两套完整独立的信号源系统。本章将分别对系统中的晶振调节模块、授时模块、DDS模块进行测试。 1一套系统中恒温晶振的测试对晶振调节模块中的本地被控晶振MV180进行测试 取1PPS信号作为测量时间参考 以200s作为闸门时间 在连续不重复的201个1PPS上升沿之间 由于1PPS没有累计误差 该闸门时间的误差在测算过程中忽略。MV180的标称频率是10MHz 测量出恒温晶振MV180在自由状态 经过30s快速频率校准后 保持EFC端的电压值恒定 与被调控状态时每200s的平均频率 测试结果如图5 1所示。 图中是在3小时内共测得的54次结果 其中虚线提供电源 不对它进行频率调控 让MV180自由运行 实线表示本系统的晶振调节模块输出的信号 1中可以清晰发现MV180在经过调控前后的显著变化。 9809999999 9859999999 9909999999 015次数200s平均频率 Hz 调控未调控 每200s恒温晶振的平均频率3小时 根据图5 2中的测试数据 统计每次测量值的频率偏差f afff 式中fa是实际测到的200s平均频率f是晶振的标称频率10MHz。f 的统计结果如图5 频率偏差图可以更加明显的看出MV180时钟信号的频率变化其中南民族大学硕士学位论文 47 中实线和虚线分别代表恒温晶振在调控与自由状态的测试结果。 4550 00500000 0050 0100 0150 020次数频率偏差 Hz 调控未调控 每200s恒温晶振的平均频率偏差3小时 2中得到恒温晶振MV180在自由状态运行的三小时过程中 平均200s的频率准确度为1 但是经过GPS驯服后平均频率精确度优于7 10 10 而且稳定度也得到提升 抖动较小。 使用同样的方法 以200s作为闸门时间 对晶振调节模块的输出信号做长时间测试 3是部分测试结果的统计图它表示30小时内恒温晶振每200s的平均频率。 999999 9909999999 9929999999 9949999999 9969999999 010次数晶振频率 Hz 调控 每200s恒温晶振的平均频率30小时 3中显示一共采样540次得到结果D1 D540 根据以下公式分别求出数据的平均频率偏差 基于GPS的高稳信号源的设计与实现 48 5401540iiDf 均方差25401540iiDfs 频率准确度iDfAf 频率稳定度40iiyiDDf 计算结果如表51所示。 1系统30小时测试结果平均频率偏差 1010 频率稳定度 1013 MV180在自由运行状态下 由于外界条件和老化率的影响 长时间运行后 频率准确度一般低于6 10 8。实验结果显示 本系统中的恒温晶振MV180经过系统的自动调节 性能得到明显改善 经过前期30s的快速频率校准阶段后 晶振的频率偏差迅速减小 锁定后长期的平均频率准确度优于6 1010 平均稳定度达到1 1013 并随系统运行时间的增加不断提升。在大量测试中发现 由于MV180自身具有良好的短期稳定度 同时数字滤波部分削弱了1PPS造成的影响 系统晶振调节模块中MV180的EFC端电压变化频率较低 这样也保证了MV180基本保持原有的短期稳定度 长期性能与GPS保持一致 频率漂移接近于0 并且随着调节时间的增长 被控恒温晶振的频率准确度会更加良好。 2两套系统中恒温晶振的对比测试晶振调节模块的目标是通过对恒温晶振的自动控制 实现晶振输出信号的高精度与良好的长短期稳定度 从而使多个远程分布的晶振信号之间的相位差保持稳定的状态。当两个恒温晶振MV180自由运行状态时 用示波器观察会发现这两个信号的相位差变化很快 说明信号相对频率差别较大 根据上节被控晶振的测

  基于gps的高稳信号源的设计与实现,gps定位系统设计,信号源,信号源阻抗,电视信号源,multisim信号源,模拟信号源实验,海信电视信号源,dds信号源,创维电视信号源

本文链接:http://shivatamil.com/qishixinhao/725.html